Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer-Verlag New York Inc.
SKU: 9781461373315
Price: 582.46 RON
Availability: InStock

Autor: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Limbă:

Legare: Carte broșată

Editura: Springer-Verlag New York Inc.

Disponibilitate: În depozitul extern în cantități mici

Expediem în 11-15 zile

582.46 lei

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Informații despre carte

Autor

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Limbă

engleză

Legare

Carte - Carte broșată

Publicat

1998

Pagini

158

EAN

9781461373315

ISBN

146137331X

Enbook ID

06796876

Editura

Springer-Verlag New York Inc.

Greutate

290

Dimensiuni

155 x 235 x 11

Descriere completă

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

S-ar putea să te intereseze

Clienții care au cumpărat această carte au mai cumpărat și

Cele mai căutate

Categories

Authors

Publishers

Produse

Produse

Cele mai căutate

Categories

Authors

Publishers

Produse

Produse

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Informații despre carte

Descriere completă

S-ar putea să te intereseze

Clienții care au cumpărat această carte au mai cumpărat și