Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer
SKU: 9780792383758
Price: 551.23 RON
Availability: InStock

Autor: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Limbă:

Legare: Copertă tare

Editura: Springer

Disponibilitate: În depozitul extern

Expediem în 10-13 zile

551.23 lei

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Informații despre carte

Autor

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Limbă

engleză

Legare

Carte - Copertă tare

Publicat

1998

Pagini

158

EAN

9780792383758

ISBN

0792383753

Enbook ID

01397588

Editura

Springer

Greutate

970

Dimensiuni

155 x 235 x 15

Descriere completă

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

S-ar putea să te intereseze

Clienții care au cumpărat această carte au mai cumpărat și

Cele mai căutate

Categories

Authors

Publishers

Produse

Produse

Cele mai căutate

Categories

Authors

Publishers

Produse

Produse

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Informații despre carte

Descriere completă

S-ar putea să te intereseze

Clienții care au cumpărat această carte au mai cumpărat și